FPGA的用处比我们平时想象的用处更广泛，原因在于其中集成的模块种类更多，而不仅仅是原来的简单逻辑单元（LE）。

　　现在的FPGA不仅包含以前的LE,RAM也更大更快更灵活，管教IOB也更加的复杂，支持的IO类型也更多，而且内部还集成了一些特殊功能单元，包括以下部分：

　　DSP:实际上就是乘加器，FPGA内部可以集成多个乘加器，而一般的DSP芯片往往每个core只有一个。换言之，FPGA可以更容易实现多个DSP core功能。在某些需要大量乘加计算的场合，往往多个乘加器并行工作的速度可以远远超过一个高速乘加器。

　　SERDES:高速串行接口。将来PCI-E、XAUI、HT、S-ATA等高速串行接口会越来越多。有了SERDES模块，FPGA可以很容易将这些高速串行接口集成进来，无需再购买专门的接口芯片。

　　CPUcore:分为2种，软core和硬core.软core是用逻辑代码写的CPU模块，可以在任何资源足够的FPGA中实现，使用非常灵活。而且在大容量的FPGA中还可以集成多个软core,实现多核并行处理。硬core是在特定的FPGA内部做好的CPU core,优点是速度快、性能好，缺点是不够灵活。

　　不过，FPGA还是有缺点。对于某些高主频的应用，FPGA就无能为力了。现在虽然理论上FPGA可以支持的500MHz,但在实际设计中，往往200MHz以上工作频率就很难实现了。好了，下面步入正题：FPGA的设计要点。

　　FPGA的发展历史如下图所示。相对于PROM、PAL/GAL、CPLD而言，FPGA规模更大性能更高。

　　FPGA芯片主流生产厂家包括Xilinx、AlteraLatticeMicrosemi，其中前两家的市场份额合计达到88%。目前FPGA主流厂商全部为美国厂商。国产FPGA由于研发起步较美国晚至少20年，目前还处于成长期，仅限于低端，在通信市场还没有成熟应用。

　　2015年12月，斥资167亿美元收购了Altera公司。Altera被收购后不久即制定了与FPGA集成的产品路线图。这两种产品集成的好处是可以提供创新的异构多核架构，适应例如人工智能等新市场的需求，同时能大幅缩减功耗。

　　FPGA在航天、军工、电信领域有非常成熟和广泛的应用。以电信领域为例，在电信设备一体机阶段，FPGA由于其编程的灵活性以及高性能被应用网络协议解析以及接口转换。

　　在云时代，FPGA已经被作为基本IaaS资源在公有云提供开发服务和加速服务，AWS、华为、BAT均有类似通用服务提供。

　　截至目前，Intel的Stratix 10器件已被成功应用于微软实时人工智能云平台Brainwave项目。

　　CLB是FPGA的基本逻辑单元。实际数量和特性会依器件的不同而改变，但是每个CLB都包含一个由4或6个输入、若干选择电路（多路复用器等）和触发器组成的可配置开关矩阵。开关矩阵具有高度的灵活性，经配置可以处理组合型逻辑、移位寄存器或 RAM。

　　FPGA可支持许多种I/O标准，因而可以为系统设计提供理想的接口桥接。FPGA 内的I/O按bank分组，每个bank能独立支持不同的I/O标准。目前最先进的FPGA提供了十多个I/O bank，能够提供灵活的I/O支持。

　　CLB 提供了逻辑性能，灵活的互连布线则负责在CLB和I/O之间传递信号。布线有几种类型，从设计用于专门实现 CLB 互连（短线资源）、到器件内的高速水平和垂直长线（长线资源）、再到时钟与其它全局信号的全局低skew布线（全局性专用布线资源）。一般，各厂家设计软件会将互连布线任务隐藏起来，用户根本看不到，从而大幅降低了设计复杂性。

　　内嵌硬核单元包括RAM、DSP、DCM（数字时钟管理模块）及其它特定接口硬核等，FPGA器件内部结构如下示意图。

　　一般来说，器件型号数字越大，表示器件能提供的逻辑资源规模越大。在FPGA器件选型时，用户需要对照此表格，根据业务对逻辑资源（CLB）、内部BlockRAM、接口（高速Serdes对数）、数字信号处理（DSP硬核数）以及今后扩展等多方面的需求，综合考虑项目最合适的逻辑器件。

　　FPGA的设计流程就是利用EDA开发软件和编程工具对FPGA芯片进行开发的过程。FPGA的开发流程一般如下图所示，包括功能定义/器件选型、设计输入、功能仿真、逻辑综合、布局布线与实现、编程调试等主要步骤。

　　1、功能定义/器件选型：在FPGA设计项目开始之前，必须有系统功能的定义和模块的划分，另外就是要根据任务要求，如系统的功能和复杂度，对工作速度和器件本身的资源、成本、以及连线的可布性等方面进行权衡，选择合适的设计方案和合适的器件类型。

　　2、 设计输入：设计输入指使用硬件描述语言将所设计的系统或电路用代码表述出来。最常用的硬件描述语言是VerilogHDL。

　　3、 功能仿真：功能仿真指在逻辑综合之前对用户所设计的电路进行逻辑功能验证。仿真前，需要搭建好测试平台并准备好测试激励，仿真结果将会生成报告文件和输出信号波形，从中便可以观察各个节点信号的变化。如果发现错误，则返回设计修改逻辑设计。常用仿真工具有ModelTech公司的ModelSim、Sysnopsys公司的VCS等软件。

　　4、 逻辑综合：所谓综合就是将较高级抽象层次的描述转化成较低层次的描述。综合优化根据目标与要求优化所生成的逻辑连接，使层次设计平面化，供FPGA布局布线软件进行实现。就目前的层次来看，综合优化是指将设计输入编译成由与门、或门、非门、RAM、触发器等基本逻辑单元组成的逻辑连接网表，而并非真实的门级电路。

　　真实具体的门级电路需要利用FPGA制造商的布局布线功能，根据综合后生成的标准门级结构网表来产生。为了能转换成标准的门级结构网表，HDL程序的编写必须符合特定综合器所要求的风格。常用的综合工具有Synplicity公司的Synplify/Synplify Pro软件以及各个FPGA厂家自己推出的综合开发工具。

　　5、布局布线与实现：布局布线可理解为利用实现工具把逻辑映射到目标器件结构的资源中，决定逻辑的最佳布局，选择逻辑与输入输出功能链接的布线通道进行连线，并产生相应文件(如配置文件与相关报告)；实现是将综合生成的逻辑网表配置到具体的FPGA芯片上。由于只有FPGA芯片生产商对芯片结构最为了解，所以布局布线必须选择芯片开发商提供的工具。

　　6、编程调试：设计的最后一步就是编程调试。芯片编程是指产生使用的数据文件(位数据流文件，Bitstream Generaon)，将编程数据加载到FPGA芯片中；之后便可进行上板测试。最后将FPGA文件（如.bit文件）从到单板上的FPGA芯片中。

　　FPGA开发完毕，最终得到验证好的加载文件。输出加载文件后，即可开始正常业务处理和验证(以软件加载方式为例，描述整个过程)

　　4、软件启动对逻辑的外部RAM、内部Block RAM、DDRC等的自检操作；

　　FPGA适合非规则性多并发、密集计算及协议解析处理场景，例如人工智能、基因测序、视频编码、数据压缩、图片处理、网络处理等各领域的加速。

　　一个糟糕的时钟树，对FPGA设计来说，是一场无法弥补的灾难，是一个没有打好地基的大楼，崩溃是必然的。

　　3）跨时钟域的信号一定要做同步处理。对于控制信号，可以采用双采样；对于数据信号，可以采用异步fifo.需要注意的是，异步fifo不是万能的，一个异步fifo也只能解决一定范围内的频差问题。

　　4）尽可能将FPGA内部的PLL、DLL利用起来，这会给你的设计带来大量的好处。

　　5）对于特殊的IO接口，需要仔细计算Tsu、Tco、Th,并利用PLL、DLL、DDIO、管脚可设置的delay等多种工具来实现。简单对管脚进行Tsu、Tco、Th的约束往往是不行的。

　　可能说的不是很确切。这里的时钟树实际上泛指时钟方案，主要是时钟域和PLL等的规划，一般情况下不牵扯到走线时延的详细计算（一般都走全局时钟网络和局部时钟网络，时延固定），和ASIC中的时钟树不一样。对于ASIC,就必须对时钟网络的设计、布线、时延计算进行仔细的分析计算才行。

　　FSM:有限状态机。这个可以说时逻辑设计的基础。几乎稍微大一点的逻辑设计，几乎都能看得到FSM.

　　FSM分为moore型和merly型，moore型的状态迁移和变量无关，merly型则有关。实际使用中大部分都采用merly型。

　　简单的说，单进程FSM就是把所有的同步、异步处理都放入一个always中。

　　1）看起来比较简单明了，写起来也不用在每个case分支或者if分支中写全对各个信号和状态信号的处理。也可以简单在其中加入一些计数器进行计数处理。

　　1）优化效果不佳。由于同步、异步放在一起，编译器一般对异步逻辑的优化效果最好。单进程FSM把同步、异步混杂在一起的结果就是导致编译器优化效果差，往往导致逻辑速度慢、资源消耗多。

　　2）某些时候需要更快的信号输出，不必经过D触发器锁存，这时单进程FSM的处理就比较麻烦了。

　　从上面可以看到，同步处理和异步处理分别放到2个always中。其中FSM状态变量也采用2个来进行控制。双进程FSM的原理我这里就不多说了，在很多逻辑设计书中都有介绍，大家可以去看看。

　　2）所有的输出信号（除了FSM_status_current）都是组合输出的，比单进程FSM快。

　　1）所有的输出信号（除了FSM_status_current）都是组合输出的，在某些场合需要额外写代码来进行锁存。

　　2）在异步处理的always中，所有的if、case分支必须把所有的输出信号都赋值，而且不能出现在FSM中的输出信号回送赋值给本FSM中的其他信号的情况，否则会出现 latch。

　　这不是恐吓也不是开玩笑，我就亲眼见过一个小伙把他做的逻辑加载上去后，整个FPGA给炸飞了。后来怀疑可能是出现正反馈导致高频振荡，最后导致芯片过热炸掉（这个FPGA芯片没有安装散热片）。

　　1）stateCAD没有用过，不过我感觉用这个东东在构建大的系统的时候似乎不是很方便。也许用systemC或者system Verilog更好一些。

　　2）同步、异步的叫法是我所在公司的习惯叫法，不太对，不过已经习惯了，呵呵。

　　1）在组合逻辑进程中，if语句一定要有else!并且所有的信号都要在if的所有分支中被赋值。

　　另外需要注意，下面也会产生latch.也就是说在组合逻辑进程中不能出现自己赋值给自己或者间接出现自己赋值给自己的情况。

　　2）case语句的default一定不能少！原因和if语句相同，这里不再多说了。

　　需要提醒的是，在时序逻辑进程中，default语句也一定要加上，这是一个很好的习惯。

　　3）组合逻辑进程敏感变量不能少也不能多。这个问题倒不是太大，verilog2001语法中可以直接用 * 搞定了。bd半岛体育

　　最后总结下，latch有弊就一定有利。在FPGA的LE中，总存在一个latch和一个D触发器，在支持DDR的IOE（IOB）中也存在着一个latch来实现DDIO.不过在我们平时的设计中，对latch还是要尽可能的敬而远之。

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　　单元仿真：针对每一个最小基本模块的仿真。单元仿真要求代码行覆盖率、条件分支覆盖率、表达式覆盖率必须达到100%!这三种覆盖率都可以通过MODELSIM来查看，不过需要在编译该模块时要在Com

　　le option中设置好。集成仿真：将多个大模块合在一起进行仿真。覆盖率要求尽量高。

　　系统仿真：将整个硬件系统合在一起进行仿真。此时整个仿真平台包含了逻辑周边芯片接口的仿真模型，以及BFM、Testbench等。系统仿真需要根据被仿真逻辑的功能、性能需求仔细设计仿真测试例和仿真测试平台。系统仿真是逻辑设计的一个大分支，是一门需要专门学习的学科。

　　，包括，时钟树、FSM、latch、逻辑仿真四个部分。##Kintex-7

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　　的用处比我们平时想象的用处更广泛，原因在于其中集成的模块种类更多，而不仅仅是原来的简单逻辑单元（LE）。早期的

　　相对比较简单，所有的功能单元仅仅由管脚、内部buffer、LE、RAM构建而成，LE由LUT（查找表）和D触发器构成，RAM也往往容量非常小。

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